قفل‌شدگی

قفل‌شدگی (به انگلیسی: latch-up) یا لچ-آپ نوعی اتصال کوتاه است که می‌تواند در یک مدار یکپارچه (IC) اتفاق بیفتد. به‌طور خاص، ایجاد یک مسیر امپدانس کم ناخواسته بین خطوط منبع تغذیه مدار ماسفت، ایجاد یک ساختار مزاحم است که عملکرد صحیح قسمت را مختل می‌کند، حتی ممکن است به دلیل جریان بیش از حد منجر به تخریب آن شود. برای اصلاح این وضعیت یک چرخه توان لازم است.

لچ‌آپ تک موردی (به انگلیسی: single event latch-up)، قفل‌شدگی است که در اثر یک آشفتگی تک موردی، به‌طور معمول یون‌های سنگین یا پروتون حاصل از پرتوی کیهانی یا شراره‌های خورشیدی ایجاد می‌شود.^[۱]^[۲]

ساختار مزاحم معمولاً معادل تریستور (یا SCR) است، یک ساختار پی‌ان‌پی‌ان که به عنوان یک پی‌ان‌پی و یک ترانزیستور ان‌پی‌ان کنار هم انباشته عمل می‌کند. در حین قفل‌شدگی وقتی یکی از ترانزیستورها هدایت می‌کند، دیگری نیز شروع به هدایت می‌کند. هر دوی آن‌ها تا زمانی که ساختار بایاس مستقیم باشد و مقداری جریان از آن عبورکند، یکدیگر را در اشباع نگه دارند. ساختار مزاحم اس‌سی‌آر به عنوان بخشی از جفت ترانزیستور توتم پل پی‌ماس و اِن‌ماس روی راه‌اندازهای خروجی گیت‌ها شکل گرفته‌است. تداخل ریزموج با توان-بالا نیز می‌تواند باعث ایجاد قفل‌شدگی شود.^[۳] هم مدارهای مجتمع سی‌ماس و هم مدارهای مجتمع تی‌تی‌ال در دماهای بالاتر آماده قفل‌شدگی هستند.^[۴]

لزوماً نیازی نیست که قفل‌شدگی بین خط تغذیه اتفاق بیفتد - این می‌تواند در هر مکانی که ساختار مزاحم مورد نیاز وجود دارد، رخ دهد. یکی از دلایل متداول قفل‌شدگی، افزایش ولتاژ مثبت یا منفی در پایه ورودی یا خروجی تراشه دیجیتال است که بیش از یک افت دیود از ولتاژ خط تغذیه فراتر می‌رود. علت دیگر ولتاژ منبع تغذیه بیش از بیشینه نرخ مطلق آن است که اغلب از درفش گذرا در منبع تغذیه ناشی می‌شود. این منجر به شکست یک پیوند داخلی می‌شود. این امر اغلب در مدارهایی اتفاق می‌افتد که از چندین ولتاژهای تغذیه استفاده می‌کنند که به ترتیب لازم در هنگام روشن‌کردن بالا نمی‌آیند و منجر به ایجاد ولتاژ در خطوط داده بیش از نرخ ورودی قطعات می‌شوند که هنوز به ولتاژ نامی منبع تغذیه نرسیده‌اند. قفل‌شدگی همچنین می‌تواند در اثر یک رویداد تخلیه الکترواستاتیک ایجاد شود.

ترانزیستورهای اتصال دوقطبی ذاتی در فناوری سیماس

یکی دیگر از دلایل متداول قفل‌شدگی، تابش یونیزان است که این مسئله را در محصولات الکترونیکی طراحی شده برای کاربردهای فضایی (یا در ارتفاع بسیار بالا) به یک مسئله مهم تبدیل می‌کند. تداخل ریزموج با قدرت بالا همچنین می‌تواند باعث ایجاد قفل‌شدگی شود.^[۵] مدارهای مجتمع سیماس و مدارهای مجتمع تی‌تی‌ال در دماهای بالاتر مستعد به قفل‌شدگی هستند.^[۶]

قفل‌شدگی سیماس[ویرایش]

تمام آی‌سی‌های سیماس دارای مسیرهای قفل‌شدگی هستند، اما چندین روش طراحی وجود دارد که حساسیت به قفل‌شدگی را کاهش می‌دهد.^[۷]^[۸]^[۹]

در فناوری سیماس، تعدادی ترانزیستور اتصال دوقطبی ذاتی وجود دارد. در فرایندهای سیماس، این ترانزیستورها می‌توانند مشکلاتی را ایجاد کنند که ترکیبی از چاه-اِن/ چاه-پی و زیرلایه منجر به تشکیل ساختارهای ان-پی-ان-پی مزاحم شود. تریگِرکردن این افزاره‌ها مانند تریستور منجر به اتصال کوتاه شدن خطوط Vdd و GND می‌شود که معمولاً منجر به تخریب تراشه یا خرابی سیستم می‌شود که فقط با قطع شدن تغذیه قابل حل است.^[۱۰]

جلوگیری از قفل‌شدگی[ویرایش]

ادوات ساخته شده در رشد لایه‌های رونشست با آلایش سبک که روی زیرلایه‌های با آلایش سنگین رشد کرده‌اند نیز کمتر در معرض قفل‌شدگی هستند. لایه با آلایش سنگین به عنوان یک سینک جریان (چاه جریان) عمل می‌کند که حامل‌های اقلیت اضافی می‌توانند به سرعت بازترکیب شوند.^[۱۱]

آزمایش برای قفل‌شدگی[ویرایش]

به EIA /JESD78 آزمون آزمایش قفل‌شدگی آی‌سی EIA /JEDEC استاندارد مراجعه کنید. این استاندارد معمولاً در مشخصات صلاحیت آی‌سی ارجاع می‌شود.

منابع[ویرایش]

↑ R. Koga, K.B. Crawford, S.J. Hansel, B.M. Johnson, D.D. Lau, S.H. Penzin, S.D. Pinkerton, M.C. Maher. "AN-932 SEU and Latch Up Tolerant Advanced CMOS Technology". 1994.
↑ "Single-event latch-up protection of integrated circuits". 2002.
↑ H. Wang, J. Li, H. Li, K. Xiao and H. Chen. "Experimental study and Spice simulation of CMOS inverters latch-up effects due to high power microwave interference" بایگانی‌شده در ۲۵ فوریه ۲۰۲۱ توسط Wayback Machine. 2008.
↑ Cooper, M.S.; Retzler, J.P. "High Temperature Schottky TTL latch-up". doi: 10.1109/TNS.1978.4329568 1978.
↑ H. Wang, J. Li, H. Li, K. Xiao and H. Chen. "Experimental study and Spice simulation of CMOS inverters latch-up effects due to high power microwave interference" بایگانی‌شده در ۲۵ فوریه ۲۰۲۱ توسط Wayback Machine. 2008.
↑ Cooper, M.S. ; Retzler, J.P. "High Temperature Schottky TTL latch-up". doi: 10.1109/TNS.1978.4329568 1978.
↑ "Understanding Latch-Up in Advanced CMOS Logic". quote: "structures used in all CMOS ICs … have latch-up paths associated with them"
↑ Jerry C. Whitaker. "Microelectronics 2nd Edition". 2005. p. 7-7 to 7-8. quote: "CMOS inverters and gates inherently have ... parasitic bipolar transistors that form a silicon controlled rectifier (SCR). Although … latch-up cannot be avoided, CMOS manufacturers design input and output circuits that are latch-up resistant"
↑ Fairchild. "Fairchild's Process Enhancements Eliminate the CMOS SCR Latch-Up Problem In 74HC Logic". 1998.
↑ Jan M. Rabaey, University of California,Berkeley;Anantha Chandrakasan, Massachusetts Institute of Technology,Cambridge;Borivoje Nikolic, University of California, Berkeley; Digital Integrated Circuits (2nd Edition) شابک ‎۹۷۸−۰−۱۳−۰۹۰۹۹۶−۱
↑ Stephen A. Campbell, The Science and Engineering of Microelectronic Fabrication, Oxford University Press (Indian Edition 2007) p.461 شابک ‎۹۷۸−۰−۱۹−۵۶۸۱۴۴−۴

پیوند به بیرون[ویرایش]

[1] R. Koga, K.B. Crawford, S.J. Hansel, B.M. Johnson, D.D. Lau, S.H. Penzin, S.D. Pinkerton, M.C. Maher. "AN-932 SEU and Latch Up Tolerant Advanced CMOS Technology". 1994.

[2] "Single-event latch-up protection of integrated circuits". 2002.

[3] H. Wang, J. Li, H. Li, K. Xiao and H. Chen. "Experimental study and Spice simulation of CMOS inverters latch-up effects due to high power microwave interference" بایگانی‌شده در ۲۵ فوریه ۲۰۲۱ توسط Wayback Machine. 2008.

[4] Cooper, M.S.; Retzler, J.P. "High Temperature Schottky TTL latch-up". doi: 10.1109/TNS.1978.4329568 1978.

[5] H. Wang, J. Li, H. Li, K. Xiao and H. Chen. "Experimental study and Spice simulation of CMOS inverters latch-up effects due to high power microwave interference" بایگانی‌شده در ۲۵ فوریه ۲۰۲۱ توسط Wayback Machine. 2008.

[6] Cooper, M.S. ; Retzler, J.P. "High Temperature Schottky TTL latch-up". doi: 10.1109/TNS.1978.4329568 1978.

[7] "Understanding Latch-Up in Advanced CMOS Logic". quote: "structures used in all CMOS ICs … have latch-up paths associated with them"

[8] Jerry C. Whitaker. "Microelectronics 2nd Edition". 2005. p. 7-7 to 7-8. quote: "CMOS inverters and gates inherently have ... parasitic bipolar transistors that form a silicon controlled rectifier (SCR). Although … latch-up cannot be avoided, CMOS manufacturers design input and output circuits that are latch-up resistant"

[9] Fairchild. "Fairchild's Process Enhancements Eliminate the CMOS SCR Latch-Up Problem In 74HC Logic". 1998.

[10] Jan M. Rabaey, University of California,Berkeley;Anantha Chandrakasan, Massachusetts Institute of Technology,Cambridge;Borivoje Nikolic, University of California, Berkeley; Digital Integrated Circuits (2nd Edition) شابک ‎۹۷۸−۰−۱۳−۰۹۰۹۹۶−۱

[11] Stephen A. Campbell, The Science and Engineering of Microelectronic Fabrication, Oxford University Press (Indian Edition 2007) p.461 شابک ‎۹۷۸−۰−۱۹−۵۶۸۱۴۴−۴

[۱]

[۲]

[۳]

[۴]

[۵]

[۶]

[۷]

[۸]

[۹]

[۱۰]

[۱۱]