جانمایی مدار مجتمع

نمای جانمایی یک تقویت‌کننده عملیاتی ساده CMOS

جانمایی مدار مجتمع (به انگلیسی: Integrated circuit layout) که همچنین به نام لی‌اَوت آی‌سی، جانمایی نقاب آی‌سی یا طراحی ماسک نیز شناخته می‌شود، نمایش از یک مدار مجتمع ازنظر اشکال هندسی مسطح است که با الگوهای لایه‌های فلز، اکسید یا نیم‌رسانا مطابقت دارد که اجزای مدار مجتمع را تشکیل می‌دهند. دراصل این فرایند کلی نواربرون نامیده می‌شد زیرا آی‌سیهای اولیه از نوار کِرِپ سیاه گرافیکی برروی رسانه مایلار برای تصویربرداری عکس استفاده می‌کردند (به اشتباه تصور می‌شود برای ارجاع به داده‌های مغناطیسی - فرایند عکس تا حد زیادی پیش از رسانه‌های مغناطیسی بود^{^{[نیازمند منبع]}}).

جانمایی تولیدشده باید یک سری بررسی را در فرآیندی به نام تأیید فیزیکی انجام دهد. رایج‌ترین بررسی‌ها در این فرایند تأیید عبارتند از^[۱]^[۲]

هنگامی که تمام تأیید کامل شد، پردازش پس از جانمایی^[۳] اعمال می‌شود که در آن داده‌ها نیز به یک فرمت استاندارد-صنعتی، معمولاً GDSII تبدیل می‌شوند و به یک ریخته‌گری نیم‌رسانا ارسال می‌شوند. نقطه عطف تکمیل فرایند جانمایی ارسال‌کردن این داده‌ها به ریخته‌گری است درحال حاضر به صورت محاوره‌ای «نواربرون» نامیده می‌شود. ریخته‌گری داده‌ها را به داده‌های ماسک^[۴] تبدیل می‌کند و از آن برای تولید ماسک‌های نوری مورد استفاده در فرایند طرح‌نگارنوری ساخت افزاره نیم‌رسانا استفاده می‌کند.

عملیات دستی انتخاب و تعیین موقعیت اشکال هندسی به‌طور غیررسمی به عنوان «هل‌دادن چندضلعی» شناخته می‌شود.^[۵]^[۶]^[۷]^[۸]^[۹]

جستارهای وابسته[ویرایش]

منابع[ویرایش]

↑ A. Kahng, J. Lienig, I. Markov, J. Hu: VLSI Physical Design: From Graph Partitioning to Timing Closure, doi:10.1007/978-90-481-9591-6, شابک ‎۹۷۸−۹۰−۴۸۱−۹۵۹۰−۹, p. 10.
↑ Basu, Joydeep (2019-10-09). "From Design to Tape-out in SCL 180 nm CMOS Integrated Circuit Fabrication Technology". IETE Journal of Education. 60 (2): 51–64. arXiv:1908.10674. doi:10.1080/09747338.2019.1657787.
↑ J. Lienig, J. Scheible (2020). "Chap. 3.3: Mask Data: Layout Post Processing". Fundamentals of Layout Design for Electronic Circuits. Springer. p. 102-110. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.
↑ {{cite book}}: Empty citation (help)
↑ Dirk Jansen, editor. "The Electronic Design Automation Handbook". 2010. p. 39.
↑ Dan Clein. "CMOS IC Layout: Concepts, Methodologies, and Tools". 1999 p. 60.
↑ "Conference Record". 1987. p. 118.
↑ Charles A. Harper; Harold C. Jones. "Active Electronic Component Handbook". 1996. p. 2
↑ Riko Radojcic. "Managing More-than-Moore Integration Technology Development". 2018. p. 99

بیشتر خواندن[ویرایش]

Clein, D. (2000). CMOS IC Layout. Newnes. ISBN 0-7506-7194-7
Hastings, A. (2005). The Art of Analog Layout. Prentice Hall. ISBN 0-13-146410-8
Lienig, J. , Scheible, J. (2020). Fundamentals of Layout Design for Electronic Circuits. Springer. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.{{cite book}}: نگهداری یادکرد:نام‌های متعدد:فهرست نویسندگان (link)
Saint, Ch. and J. (2002). IC Layout Basics. McGraw-Hill. ISBN 0-07-138625-4

[1] A. Kahng, J. Lienig, I. Markov, J. Hu: VLSI Physical Design: From Graph Partitioning to Timing Closure, doi:10.1007/978-90-481-9591-6, شابک ‎۹۷۸−۹۰−۴۸۱−۹۵۹۰−۹, p. 10.

[2] Basu, Joydeep (2019-10-09). "From Design to Tape-out in SCL 180 nm CMOS Integrated Circuit Fabrication Technology". IETE Journal of Education. 60 (2): 51–64. arXiv:1908.10674. doi:10.1080/09747338.2019.1657787.

[Layout_book2-3] J. Lienig, J. Scheible (2020). "Chap. 3.3: Mask Data: Layout Post Processing". Fundamentals of Layout Design for Electronic Circuits. Springer. p. 102-110. doi:10.1007/978-3-030-39284-0. ISBN 978-3-030-39284-0. S2CID 215840278.

[Layout_book-4] {{cite book}}: Empty citation (help)

[5] Dirk Jansen, editor. "The Electronic Design Automation Handbook". 2010. p. 39.

[6] Dan Clein. "CMOS IC Layout: Concepts, Methodologies, and Tools". 1999 p. 60.

[7] "Conference Record". 1987. p. 118.

[8] Charles A. Harper; Harold C. Jones. "Active Electronic Component Handbook". 1996. p. 2

[9] Riko Radojcic. "Managing More-than-Moore Integration Technology Development". 2018. p. 99

[۱]

[۲]

[۳]

[۴]

[۵]

[۶]

[۷]

[۸]

[۹]