آرایش در مقابل طرح کلی

آرایش در مقابل طرح کلی (LVS) طبقه‌ای از نرم‌افزار بازرسی اتوماسیون طراحی الکترونیک (EDA) است که مشخص می‌کند که آیا یک آرایش مدار جامع خاص به طرح کلی اصلی یا نمودار مدار جواب می‌دهد یا خیر.

زمینه

یک بررسی قانون طراحی(DRC) موفق این اطمینان را می‌دهد که آرایش با قوانین طراحی شده/مورد نیاز برای تولید بدون نقص تطابق داشته باشد. اگرچه تضمین نخواهد کرد که واقعاً مدار مورد نظر شما برای تولید را ارائه دهد. این جایی است که یک بررسی LVS مورد استفاده قرار می‌گیرد.

بررسی LVS

نرم‌افزار بررسی LVS اشکال کشیده شده آرایش را شناسایی می‌کند که اجزاء الکتریکی مدار را به خوبی ارتباط بین آنها نشان می‌دهد. سپس نرم‌افزار آنها را با طرح کلی یا نمودار مدار مقایسه مینماید.

بررسی LVS شامل سه مرحله زیر می‌باشد:

1. استخراج: این برنامه نرم‌افزاری یک فایل پایگاه داده شامل تمام لایه‌های کشیده شده می‌گیرد تا مدار را ضمن آرایش نمایش دهد. سپس پایگاه داده را از طریق تعداد زیادی از عملیات منطقی اجرا می‌کند تا اجزاء نیم رسانای نشان داده شده در ترسیم توسط لایه‌های ساختمان را مشخص کند. و سپس لایه‌های فلزی کشیده شده مختلف را می‌آزماید و نحوه اتصال هر یک از این اجزاء با دیگران را می‌یابد.
2. کاهش: در طی کاهش نرم‌افزار در صورت امکان اجزاء استخراج شده را در مجموعه‌های سری و موازی ترکیب کرده و یک نمایش فهرست شبکه‌ای از پایگاه داده آرایش را نشان می‌دهد.
3. مقایسه: فهرست شبکه‌ای آرایش استخراج شده سپس با فهرست شبکه‌ای گرفته شده از طرح کلی مدار مقایسه می‌شود. اگر دو فهرست شبکه‌ای تطابق داشته باشند، سپس مدار در بررسی LVS قبول می‌گردد که در این صورت بی نقص از لحاظ LVS خوانده می‌شود.

در اکثر موارد در اولین باری که مهندس آرایش نیاز به آزمودن گزارش‌های نرم‌افزار لوس دارد آرایش در لوس قبول نمی‌شود و تغییراتی در آرایش ایجاد می‌کند. نمونه خطاهای مواجه شده طی لوس عبارتند از:

1. اتصال‌های کوتاه: دو یا چند سیم که نباید به یکدیگر متصل باشند با یکدیگر اتصال دارند و باید جدا شوند.
2. اتصال‌های باز: دو یا چند سیم که باید به یکدیگر متصل باشند آویزان رها شده یا تنها در قسمتی با یکدیگر اتصال دارند و باید به درستی متصل شوند تا این مشکل برطرف شود.
3. اجزاء نامتناسب: اجزاء از یک نوع اشتباه استفاده شده‌اند. (به عنوان مثال یک دستگاه MOS با ولتاژ آستانه پایین به جای یک دستگاه MOS با ولتاژ آستانه استاندارد)
4. اجزاء فراموش شده: یک جزء مورد انتظار خارج از آرایش رها شده.
5. خطاهای در ویژگی: یک جزء در اندازه اشتباه در مقایسه با طرح کلی است.

نرم‌افزار LVS

نرم‌افزار تجاری LVS

• L-Edit LVS توسط Tanner EDA
• Calibre توسط Mentor Graphics
• Quartz LVS توسط Magma
• Hercules LVS توسط Synopsys
• Assura, Dracula and PVS توسط Cadence

منابع

1. Wikipedia contributors, "Layout Versus Schematic," Wikipedia, The Free Encyclopedia, http://en.wikipedia.org/w/index.php?title=Layout_Versus_Schematic&oldid=210208646 (accessed March 30, 2010).
2. http://cadence.okstate.edu/lvs.html Layout Versus Schematic Verifcation بازبینی به تاریخ 30 مارس 2010
3. http://www.faqs.org/patents/app/20090235213 Layout-Versus-Schematic Analysis For Symmetric Circuits بازبینی به تاریخ 30 مارس 2010